IMECAS acerca a China a 3 nm: integra GAA con DUV

¿Qué acaba de anunciar IMECAS sobre transistores GAA?

El Instituto de Microelectrónica de la Academia China de Ciencias (IMECAS) habría conseguido integrar experimentalmente transistores de tipo GAA (Gate-All-Around, "puerta envolvente") con nanosheets apiladas usando litografía de ultravioleta profundo (UVP o DUV), según DigiTimes. TrendForce, citando a Wccftech, añade que los transistores obtenidos alcanzan relaciones on/off superiores a 500.000: la corriente con el transistor encendido es más de 500.000 veces mayor que apagado, una señal de control eléctrico robusto y fugas reducidas.

Para una startup de hardware o IA, la implicación inmediata es que China busca atajos hacia nodos más avanzados sin depender del cuasi-monopolio de ASML en EUV. Si la arquitectura funciona a escala, podría mover el mapa de proveedores de chips en tres a cinco años.

¿Por qué China empuja el DUV en lugar del EUV?

EEUU y Países Bajos llevan años bloqueando la exportación de equipos EUV a China. La alternativa operativa es la litografía DUV (longitud de onda de 193 nm), donde sí hay cierto acceso y donde China está construyendo su propia industria. DigiTimes recuerda que empresas como SMEE (Shanghai Micro Electronics Equipment) o Shanghai Yuliangsheng Technology llevan tiempo intentando fabricar equipos DUV competitivos.

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La apuesta se ha acelerado. Según CryptoBriefing, Huawei invierte de forma directa en fabricantes nacionales de litografía DUV y coordina con SMIC para tejer una cadena de suministro propia, con un objetivo declarado de producir 12 unidades avanzadas de DUV para fin de 2026; los equipos ya se prueban en líneas de SMIC y en fábricas de Huawei. The Straits Times, citando fuentes anónimas, identificó a la nueva empresa estatal Shanghai Aishengna Electronic Technology Group —fundada en agosto de 2023 con 7.000 millones de yuanes de capital (unos US$1.000 millones), según Reuters— que ha absorbido equipos de Yuliangsheng y SMEE y prevé entregar unas cinco unidades en 2026 y cerca de 20 en 2027.

El mercado reaccionó: las acciones de ASML cayeron cerca de un 10% en dos jornadas tras el reporte original, según Reuters recogido por NAI500.

¿Qué cambia con la arquitectura GAA?

Los transistores GAA son la siguiente generación después de los FinFET: la "puerta" envuelve el canal del transistor por todos los lados, lo que mejora el control electrostático. La consecuencia práctica, según TrendForce citando a Wccftech, es que los transistores pueden estar algo más separados y aún así rendir como un FinFET más denso. Eso relaja los requisitos de litografía a nivel de transistor y, sobre el papel, acerca la fabricación de estructuras avanzadas con DUV y multi-patterning.

Samsung introdujo GAA en sus chips de 3 nm en 2022. TSMC lo adoptó en 2025 con su nodo de 2 nm. Intel hizo lo propio en 2025 con su proceso 18A y su transistor RibbonFET. Los tres usan herramientas EUV de ASML. La pregunta que plantea el anuncio de IMECAS es si la combinación de GAA + DUV + multi-patterning puede cerrar parte de esa brecha sin necesidad de EUV.

¿Qué limitaciones reales tiene este anuncio?

El anuncio es experimental, no industrial. DigiTimes subraya que integrar transistores GAA con DUV no significa que China vaya a producir chips de 3 nm a corto plazo con las máquinas UVP que ya tiene. Hay dos frentes que la arquitectura GAA por sí sola no resuelve.

Primero, el resto del proceso. TrendForce, citando a un experto recogido por Wccftech, recuerda que los cuellos de botella están en el "middle-end-of-line" (MEOL), donde se forman los contactos que unen cada transistor con el circuito, y en la capa M0 del "back-end-of-line" (BEOL), una de las más difíciles de fabricar por sus dimensiones mínimas. Mejorar el transistor no elimina esos pasos.

Segundo, los componentes ópticos. CryptoBriefing y NAI500 coinciden en que los lentes de proyección de los escáneres DUV chinos siguen dependiendo de Zeiss, que según la propia empresa vende óptica de litografía únicamente a ASML. Sustituir esa pieza es uno de los cuellos de botella más serios que Huawei intenta atacar con inversiones en proveedores como Qiqi Photon y Keyihongyuan, según CryptoBriefing.

En paralelo, China prueba otra solución. TrendForce, citando al South China Morning Post, explica que la arquitectura LogicFolding de Huawei apila dos capas de lógica en vertical y las conecta con interconexiones verticales: la compañía asegura que eleva la densidad de transistores de 155 MTr/mm² a 238 MTr/mm² sin depender de nodos litográficos más avanzados.

¿Qué significa esto para tu startup?

Aunque no trabajes en semiconductores, la geopolítica del silicio ya te afecta: define el precio de la computación para entrenar y servir modelos de IA, la disponibilidad de GPUs alternativas y la velocidad con que nuevos competidores pueden entrar al mercado.

Si dependes de GPUs de Nvidia o AWS para entrenar modelos: sigue de cerca la producción de los chips Ascend de Huawei. CryptoBriefing apunta que Huawei busca producir unas 600.000 unidades Ascend 910C en 2026. Una alternativa china viable reduce el apalancamiento de pricing que hoy tiene un único proveedor sobre tu coste de inferencia.
Si diseñas hardware o IoT: añade a tu mapa de proveedores la pista china de DUV. Si Aishengna cumple los objetivos de Reuters —5 unidades en 2026, 20 en 2027— y Huawei estabiliza la óptica doméstica, el coste y la disponibilidad de chips de 7 nm y 5 nm en Asia puede moverse en 24-36 meses.
Si vendes a China o compites con empresas chinas: no leas este anuncio como "China ya tiene 3 nm". El experto citado por Wccftech es claro: las mejoras a nivel de transistor no eliminan los cuellos de botella de MEOL y M0. Estás viendo una mejora de proceso, no una producción masiva. Planifica con horizonte 2027-2028, no con titulares.