Architect Labs diseña el chip Redwood en dos semanas con IA

Cómo la IA diseñó un chip completo en menos de 14 días

Dos arquitectos humanos escribieron la especificación de alto nivel del chip. Todo lo demás —modelado de rendimiento, descripciones de hardware digital, verificación, firmware y kernels— lo hizo la Architect Labs Platform, el sistema de IA de la startup con sede en Palo Alto. El resultado fue Redwood, un acelerador de inferencia de bajo consumo cuyo diseño estuvo listo en menos de dos semanas, según el paper que la empresa publicó en agosto y que recoge VentureBeat.

El flujo tradicional, según el equipo de Architect Labs, congela cada etapa del diseño a medida que avanza: cualquier cambio relevante se hace sobre la marcha o se reserva para la siguiente generación. En contraste, cuando un arquitecto ajusta la especificación con feedback funcional, de área, de rendimiento, de timing o de potencia, su sistema regenera y vuelve a verificar el diseño desde ahí. Una versión modificada regresa al FPGA en menos de 48 horas.

El propio paper describe el método como un único bucle de optimización donde hardware y software se codesarrollan y verifican bajo un solo objetivo. La cifra que más llama la atención: cada bloque del diseño alcanzó 95% de cobertura de código y funcional sin intervención de ingenieros humanos de verificación, y los investigadores afirman que no se encontraron errores en el primer envío del RTL al FPGA.

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Para ponerlo en contexto: según un estudio de Siemens EDA encargado a Wilson Research Group que cita VentureBeat, solo el 14% de los proyectos de IC y ASIC logró éxito en el primer silicio en 2024, la tasa más baja en dos décadas, y el 75% se entregó con retraso. Las decisiones se «comprometen bajo incertidumbre profunda y se pagan dos veces», escriben los investigadores de Architect Labs.

Las cifras del experimento: lo que se midió y lo que se proyectó

El benchmark se ejecutó sobre Redwood Nano, una variante del chip implementada en una FPGA AMD Versal corriendo a 250 MHz, comparada contra el Nvidia Jetson Orin Nano operando a 1.020 MHz, la referencia comercial que el equipo eligió para inferencia en el edge.

En el FPGA, Redwood Nano alcanzó 12,1 tokens por segundo ejecutando el modelo Qwen3 0.6B.
El Jetson Orin Nano midió 28 tokens por segundo sobre el mismo modelo.

Es decir, sobre hardware que existe hoy, Redwood es más lento que el Jetson. La ventaja aparece solo en las proyecciones para silicio fabricado. Estimando un proceso Samsung 8nm comparable al del Jetson, los investigadores proyectan que Redwood Nano alcanzaría 49 tokens por segundo con 1,335 W, frente a los 28 tokens por segundo con 2,59 W del Jetson. Eso equivaldría a 1,75 veces el throughput y 3,4 veces el rendimiento por vatio del chip de Nvidia, con un bloque NPU que ocuparía apenas 2,88 mm².

Un matiz importante: el equipo reconoce que la cifra contra Nvidia es una proyección calibrada con resultados en FPGA, no una medición sobre silicio. Como resume el análisis técnico de Coursiv, «la victoria sobre Nvidia es prematura hasta que haya tapeout».

En otro experimento que la empresa describe como una «forma temprana de auto-mejora recursiva», desplegaron Qwen3 sobre Redwood, lo expusieron como endpoint de inferencia dentro de su propio sistema de IA y lo muestrearon repetidamente. El modelo encontró mejoras de timing y optimizaciones de kernel para varias de sus propias operaciones. Los autores lo llaman «una de las demostraciones más tempranas de auto-mejora recursiva»: un sistema de IA diseñó un acelerador, ejecutó un modelo encima y usó ese modelo para mejorar una futura generación del propio acelerador.

Quién está detrás de Architect Labs

La startup salió del modo stealth en junio de 2026 con una ronda semilla de US$24 millones liderada por Kindred Ventures, con la participación de Jeff Dean, ex chief scientist de Google, y ejecutivos de OpenAI y Nvidia, según Business Insider. La fundó Ebrahim Hussain, su CEO de 20 años, junto con Aaditya Subedi.

Hussain acuñó el término «designless» para describir la siguiente etapa de la industria: tras la era fabless de TSMC que permitió a Nvidia diseñar chips sin tener fábricas, vendría una era donde diseñar chips no requiera los equipos de cientos de ingenieros que hoy demanda. El tapeout en TSMC es el siguiente paso pendiente; la empresa ya adelantó en su blog que trabaja hacia ese objetivo.

No son los únicos. Agentrys anunció en 2026 una ronda total de US$24,5 millones (US$19,1M de semilla liderada por Etna Labs y US$5,4M de pre-seed liderada por MediaTek) para construir una fuerza de trabajo de agentes IA que automatiza flujos de diseño de chips, según VentureBurn. Su fundador Mark Ren, ex investigador de NVIDIA e IBM, lideró antes ChipNeMo, uno de los primeros LLM industriales aplicados al diseño de chips. Agentrys afirma haber llevado una CPU de 32 bits desde la especificación hasta un layout GDS limpio para sign-off sin intervención humana, y superar el 90% de accuracy en el benchmark público de verificación CVDP de NVIDIA. En paralelo, Agnisys presentó IDS-AI, su marco de IA agéntica para llevar diseños de chips desde la especificación hasta el sign-off RTL, en la conferencia DAC 2026 de julio en Long Beach.

El movimiento de fondo es claro: la verificación, que consume más de la mitad del esfuerzo de cualquier proyecto de chip porque un bug post-fabricación puede costar decenas de millones y un año de retraso, es el eslabón que la IA empieza a morder.

Qué significa esto para tu startup

El dato central no es el chip, es el ciclo. Si la promesa de Architect Labs se sostiene en silicio real, el costo de iterar hardware a medida cae a semanas en vez de años, y eso cambia la ecuación para founders que hoy descartan el hardware custom porque no pueden pagar un equipo de 100 ingenieros y cientos de millones de dólares por proyecto.

Acciones concretas que puedes evaluar hoy:

Mapea qué parte de tu producto se beneficiaría de silicio a medida en lugar de un SoC genérico. Si tu modelo corre en el edge (robots, cámaras, sensores, dispositivos médicos), una arquitectura tipo dataflow con cómputo cerca de memoria, como la que describe el paper de Redwood, suele ganar en rendimiento por vatio a GPUs de datacenter. Modela el ahorro de energía y de costo unitario: a veces un chip de US$5 a medida desplaza a un módulo de US$80.
Construye tu especificación técnica como si la IA fuera a leerla. El paper hace explícito que el leverage se desplaza hacia quien escribe bien la especificación: área, potencia, latencia, throughput. Documenta esos números en un archivo versionado desde el día uno, porque en un mundo «designless» la calidad de ese documento define la calidad del chip.
Sigue los tapeouts de 2026-2027 antes de comprometerte. Architect Labs dice trabajar hacia TSMC; Agentrys ya ejecuta con fabless y foundry. Cuando esos chips físicos existan, los benchmarks independientes dirán si la IA de diseño llega a producción o si el ciclo sigue siendo un demo en FPGA.