XCENA MX1: chip CXL con 3.072 núcleos RISC-V para IA

XCENA MX1: qué presentó en Hot Chips 2026 y por qué importa

La surcoreana XCENA, fundada en 2022 por ex-ingenieros de Samsung y SK hynix, presentó en Hot Chips 2026 los detalles arquitectónicos del MX1, su primer chip comercial. Es un dispositivo CXL Type 3 que combina tres capacidades en una sola pieza de silicio fabricado en 4 nm de Samsung: hasta 2 TB de DDR5, almacenamiento SSD expuesto como memoria direccionable por byte, y más de 1.000 núcleos RISC-V optimizados para ejecutar tareas cerca de los datos, según el comunicado oficial reportado por BusinessWire y reproducido por Yahoo Finance.

El pitch central de XCENA, según declaró a TechCrunch su CEO Jin Kim, es que "la inferencia no es solo un problema de cómputo; es cada vez más un problema de escalado de memoria". El MX1 está pensado para asumir el trabajo que actualmente recae en la CPU: preprocesamiento, gestión del KV cache (la estructura que guarda el contexto de conversaciones previas para que un LLM no tenga que reprocesarlo) y cacheo de datos. Liberar al host de esas tareas permite que la CPU y la GPU se concentren en el cómputo intensivo del modelo.

¿Qué hay dentro del MX1?

El análisis técnico publicado por Chips and Cheese, basado en los materiales de Hot Chips, describe una arquitectura diseñada deliberadamente para workloads paralelos y limitados por ancho de banda.

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3.072 núcleos RISC-V divididos en 24 subsistemas de 128 núcleos, cada cluster con caches L2 y TLB compartidos. Cada núcleo corre a 1,1 GHz con ejecución in-order.
Controlador CXL 3.2 sobre PCIe 6.0 x8, que ofrece 128 GB/s de ancho de banda al host (64 GB/s por dirección).
Cuatro canales DDR5 para hasta 2 TB de DRAM y ocho lanes PCIe 6.0 adicionales para conectar SSDs en RAID.
Motor vectorial (VPE) en cada subsistema, con rendimiento agregado cercano a 3 TFLOPS en operaciones dot-product FP32/FP16.
Consumo de 40 W para el chip; 90 W a nivel de placa con cuatro DIMMs instalados, según el análisis de Chips and Cheese.

Una particularidad llamativa es el énfasis en eficiencia por sobre throughput bruto. Un cálculo del propio análisis: si un acelerador externo intentara mover un byte por FLOP sobre el enlace CXL, quedaría limitado a unos 64 GFLOPS efectivos. El MX1, al ejecutar cerca de la DRAM, podría superar los 200 GFLOPS en el mismo escenario incluso fallando en cache, según la misma fuente.

"Infinite Memory": SSDs tratados como DRAM

Una de las funciones más llamativas del MX1 es XCENA InfiniteMemory, que expone SSDs como memoria CXL byte-direccionable, con la DRAM del propio dispositivo actuando como caché. El sistema trabaja con páginas de 64 KB y un map cache on-chip de 1.024 entradas. XCENA documenta una configuración de ejemplo con 231 GB de DRAM de los cuales 115,5 GB quedan "pineados" a direcciones respaldadas por SSD, según el análisis de Chips and Cheese.

En la práctica, esto significa que un servidor puede presentar a sus workloads bloques enormes de memoria sin necesidad de que toda esa memoria sea DRAM costosa. La latencia del SSD se mitiga con pinning, prefetch y RAID, y la DRAM del MX1 absorbe los accesos calientes.

Qué resultados midió XCENA

En los benchmarks presentados en Hot Chips y reproducidos por Yahoo Finance, XCENA evaluó el MX1 contra un host CPU en tres configuraciones: con DDR5 local, procesando datos sobre CXL, y con offload al MX1, sobre seis kernels de analítica y procesamiento de datos (compresión, descompresión, decodificación Parquet, filtros less-than, filtros LIKE y agregación).

Hasta 4,7× más throughput y 18,7× más eficiencia energética frente al mismo host CPU procesando datos sobre CXL.
Hasta 2,0× más throughput y 6,2× más eficiencia energética frente al host procesando datos desde DDR5 local.

XCENA aclara que los resultados varían según workload y configuración y que la metodología completa se publicará en los materiales de Hot Chips.

El contexto: la memoria se convirtió en el cuello de botella de la IA

El anuncio llega en un momento en que el mercado de memoria vive una tensión estructural. TechCrunch reportó que en mayo de 2026 los tres grandes proveedores globales (Samsung, SK hynix y Micron) superaron por primera vez una valoración de un billón de dólares cada uno, una señal de cómo la demanda de HBM y DDR5 para IA está recalibrando toda la cadena.

El estándar CXL, según el coverage de FMS 2025 publicado por Forbes y citado por Yahoo Tech, proyecta que el 49% de los servidores incorporarán memory pooling para 2031. Casos como el de Meta, que usó CXL para reusar DDR4 antiguo en lugar de comprar DDR5, muestran que la memoria pooled ya está en producción, no solo en demos. Primemas anunció en FMS 2026 su colaboración con Micron en el proyecto Abaco para el Pacific Northwest National Laboratory del DOE, apuntando a pools de memoria compartida de más de 100 TB por rack.

Competidores directos de XCENA en el espacio de conectividad de memoria incluyen Astera Labs y Marvell, ambas en Nasdaq, según el análisis de TechCrunch. El CEO de XCENA señaló que el diferenciador de su empresa está en la propiedad intelectual vertical: miles de núcleos propios, jerarquía de memoria e interconnect diseñados in-house, donde Marvell usa un puñado de cores de propósito general.

¿Qué significa esto para tu startup?

Aunque el MX1 no es un chip que un founder compre directamente mañana, la tendencia que representa cambia las reglas del juego para startups que construyen sobre infraestructura de IA.

Acción 1: Replanteá el coste de tu inferencia. Si tu producto depende de LLMs con contextos largos o búsqueda vectorial masiva, gran parte de tu factura de nube se va en mover datos entre CPU, GPU y memoria DRAM. Cuando arquitecturas como el MX1 lleguen a producción, la unit economics de un agente conversacional, un RAG sobre millones de documentos o un recommender con embeddings pesados puede moverse varios puntos porcentuales. Modelá tus costes actuales asumiendo que el coste de memoria va a caer más rápido que el de cómputo.

Acción 2: Diseña tu stack de datos para ser memory-pool-friendly. La investigación apunta a que las arquitecturas memory-centric premian patrones como KV-cache persistente entre requests, embeddings residentes en memoria expandida y batching de operaciones analíticas. Si estás eligiendo entre vector stores, formatos columnar (Parquet) y motores SQL para tu pipeline, pensá cuál de esos workloads se beneficia más del cómputo cerca de memoria. Los benchmarks de XCENA resaltan justamente Parquet decoding, filtros LIKE y agregaciones como kernels ideales.

Acción 3: Seguí de cerca el roadmap. XCENA planea mass production para fines de 2026 y primeros ingresos en 2027, según el comunicado reportado por BusinessWire. La adopción real en hyperscalers tardará más, pero la ventana para diseñar productos que asuman memoria abundante y barata como supuesto se está abriendo.