Architect Labs: chip de IA diseñado por IA en 2 semanas

El problema: chips congelados años antes de los modelos que ejecutarán

El desfase entre los ciclos de diseño de hardware y la velocidad de cambio de los modelos de IA se ha convertido en uno de los cuellos de botella más comentados del sector. Un estudio de Siemens EDA encargado a Wilson Research Group y citado en el paper de Architect Labs señala que solo el 14% de los proyectos de circuitos integrados (IC) y ASIC logró éxito en el primer silicio en 2024, el porcentaje más bajo en dos décadas, y que el 75% de los proyectos se entregó fuera de cronograma.

En ese contexto, las decisiones de arquitectura se "toman bajo incertidumbre profunda y se pagan dos veces: una en la generalidad añadida como cobertura, y otra cuando las nuevas cargas se mapean mal sobre silicio ya congelado", escriben los investigadores de Architect Labs.

Architect Labs: de la especificación a un chip funcional en menos de dos semanas

Architect Labs, una startup que aún no tiene ronda de inversión pública destacada, presentó en agosto un sistema bautizado como Architect Labs Platform capaz de ejecutar todo el flujo de diseño de un chip — desde una especificación escrita hasta una implementación funcional en FPGA — sin intervención humana por debajo de la especificación.

El caso de prueba fue Redwood, un acelerador de inferencia de bajo consumo. Dos arquitectos humanos escribieron la especificación de alto nivel; el sistema asumió el modelado de rendimiento, la generación de las descripciones de hardware digital, la verificación del diseño, el firmware y los kernels. El flujo completo tomó menos de dos semanas. Cuando se modificaba la especificación, el diseño actualizado volvía al FPGA en menos de 48 horas.

Los investigadores sostienen que cada bloque alcanzó un 95% de cobertura funcional y de código sin participación de ingenieros de verificación humanos, y que el primer RTL enviado de simulación a FPGA no presentó errores. Los ciclos de optimización pasaron de 15 horas a entre 15 y 30 minutos al trasladarse al FPGA. Según el paper, el sistema puede explorar un espacio de búsqueda microarquitectural un orden de magnitud mayor del que cubriría un equipo humano en el mismo tiempo.

Para los investigadores, la oportunidad de la IA en el diseño de chips no es acelerar tareas dentro de los flujos existentes, sino "reimaginar el flujo completo".

Cómo está construido Redwood

Redwood aborda tres problemas prácticos: latencia, potencia y predictibilidad. Los datos se mantienen lo más cerca posible de las unidades de cómputo para reducir viajes a memoria. El chip se organiza como una malla de bloques idénticos ("tiles"), cada uno responsable de una parte del trabajo y conectado con sus vecinos; los datos fluyen en un patrón planificado en lugar de ir y volver a una memoria compartida.

El control se separa del cómputo para apagar o ralentizar la lógica ociosa. Un temporizador global programa cada kernel para hacer más predecible la ejecución.

Resultados: FPGA medido, silicio proyectado

En pruebas medidas sobre FPGA, la variante Redwood Nano alcanzó un throughput promedio de 12,1 tokens por segundo corriendo el modelo Qwen3 0.6B a 250 megahercios. El Nvidia Jetson Orin Nano, usado como referencia comercial para edge AI, alcanzó 28 tokens por segundo a 1.020 megahercios.

La ventaja sobre Nvidia aparece solo en las estimaciones para silicio fabricado. Con un proceso Samsung de clase 8nm — comparable al del Jetson Orin Nano — los investigadores proyectan que Redwood Nano alcanzaría 49 tokens por segundo, 1,75 veces el throughput medido del Jetson, consumiendo aproximadamente 1,335 W frente a 2,59 W del Jetson, una mejora de 3,4 veces en rendimiento por vatio. El bloque NPU ocuparía apenas 2,88 milímetros cuadrados.

Los propios autores subrayan que estas cifras son proyecciones calibradas con los resultados del FPGA y que la pregunta abierta es si la ventaja se traduce a silicio real. Redwood aún no ha sido fabricado. En un blog, Architect Labs señala que trabaja hacia un tapeout de Redwood en TSMC.

El precedente cercano: OpenAI Jalapeño y Oxmiq Labs

Architect Labs no es la única compañía que intenta acortar el ciclo de diseño con IA. En agosto, OpenAI presentó Jalapeño, su primer acelerador de inferencia, desarrollado con Broadcom. El chip entrega hasta 13,4 petaflops de cómputo en 4 bits, accede a 232 GB de memoria a 15,4 TB/s y, según los benchmarks citados por OpenAI, reduce la latencia de extremo a extremo hasta 3,6 veces frente al Nvidia GB300, según reportó eWeek.

El cronograma fue inusual para un chip de este tamaño: menos de 20 meses desde el primer concepto arquitectónico hasta el primer silicio, y solo nueve meses del primer RTL al tapeout. El equipo promedio fue de menos de 100 personas, incluyendo diseño de sistema, software y cadena de suministro, según Richard Ho, vicepresidente de hardware de OpenAI. Broadcom se encargó del diseño físico a partir de las puertas lógicas. OpenAI también reportó que apuntó sus propios modelos al chip recién llegado de la foundry y logró subir un benchmark de atención latente multi-cabezal de DeepSeek del 0,31% al 88,94% del techo teórico en unas 40 horas.

Otra ruta diferente es la de Oxmiq Labs, que cerró una Serie A de US$35 millones en julio, llevando su financiación total a US$60 millones, para escalar OxCore, una arquitectura GPU licenciable. A diferencia de Architect Labs, Oxmiq no busca automatizar el diseño: vende el diseño terminado como propiedad intelectual, un modelo más cercano al de Arm o SiFive, respaldado por Raja Koduri (ex AMD, Apple e Intel) y con Jim Keller en el consejo, según The Next Web.

Qué significa esto para tu startup

Aunque el paper de Architect Labs aún no tiene un chip en silicio, el mensaje es accionable para founders que dependen de hardware especializado:

• El ritmo de iteración en hardware empieza a parecerse al del software. Si Architect Labs consigue cerrar el bucle de especificación a FPGA en dos semanas, las startups que desarrollan modelos o productos para edge AI pueden planificar ciclos de optimización de firmware y kernels mucho más cortos, sin esperar al próximo refresh de silicio.
• El tapeout en TSMC es el siguiente filtro. Mientras Architect Labs no logre fabricar Redwood en Samsung o TSMC y validar las proyecciones, su caso es una promesa, no un producto. Cualquier founder que considere usar su plataforma como socio de diseño debe exigir ese hito antes de comprometer hojas de ruta de producto.
• El espacio de modelos pequeños se acelera. Un acelerador optimizado para modelos como Qwen3 0.6B apunta a un mercado — edge AI, agentes locales, dispositivos con batería — en el que startups hispanohablantes de IoT, salud o agricultura pueden competir por latencia y consumo, no por escala de cómputo bruta.

Fuentes

• VentureBeat — Inference chips are locked in years before the models they'll run (fuente original)
• Architect Labs — Paper Redwood (alphaxiv)
• Architect Labs Blog — Redwood tapeout plans
• Siemens EDA / Wilson Research — 2024 IC/ASIC Functional Verification Trend Report
• eWeek (vía AOL) — How OpenAI used its own LLMs to design Jalapeño
• The Next Web — Oxmiq raises US$35M for licensable GPU IP